Earlier, the methodology was to set false paths between the clock domAIns. This can cause re-convergence issues if two functionally-related signals are crossing from one domain to another domain. In a highly congested asic, the backend tools could do scenic routing if there are no constraints on the clock-crossing signals (false path) causing functional failures. The following synthesis methodology is required for achieving successful functional operation of the controller: 1.Do not set false path between the clock domains. Setting false paths between the clock domains cause scenic routing. Example: set_false_path -from bus_clk -to mac_clk. This is not recommended. 2. Set max_delay constraint between the clock domains. This avoids scenic routing. The max_delay should match the maximum allowed skew between two related signals by design and also the maximum delays used in the re-convergence simulation.

异步FIFO如何认为两个模块是相邻的，通过设置set_max_delay来约束。可设最大时延为2个cycle。FIFO指针set_max_delay主要是用来约束skew。 set_false_path是unconstrained默认无约束的，可能会造成detour routing，即布线时path比较绕。set_max_delay用来约束跨时钟域时path的delay。

芯片后端APR APR指的是自动布局布线，是数字电路后端设计的一个环节，用于实现数字电路从逻辑设计到物理设计的转变。简单说就是芯片的物理设计，从RTL 到 网表的实现，最后生成GDSII 文件，这就是后端的任务，后面就是把这个GDS文件提交给晶圆厂流片。

芯片后端ECO ECO指Engineer Changing Order，手动修改集成电路的过程。 可以大致分为logic ECO和physical ECO,前者主要是修改或者改进电路的逻辑功能，后者是修改电路的物理实现以满足各种约束要求。 通常在数字IC设计实现中所讲的ECO主要是指Timing ECO和Function ECO。前者主要是指在timing signoff阶段，为了实现PPA而进行的timing fixing。后者是指为了修改电路功能而进行的功能改动。

hard marco硬核 硬核，如memory、PLL等IP，里面本身已经定义好了内部逻辑。如果mem构建的afifo深度改变，mem改变，则需要增加hard marco，影响dft和floorplan。

芯片后端DFT DFT指Design For Testability，可测试性技术，试图增加电路中信号的可控制性和可观测性，以便及时经济地测试芯片是否存在物理缺陷，使用户拿到良好的芯片。

clk tree 使用源同步，由寄存器搭建的fifo，深度增加意味着clock tree变大，latency增加，意味着HLB的bunding reg要插入更多hold buffer，也需要更多空间。